Tech 삼성전자가 **“다음 세대”로 밀어 붙이는 반도체 로드맵 (2025 H2 기준)
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Writer AndyKim
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Date 25-07-01 22:33
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### 삼성전자가 \*\*“다음 세대”로 밀어 붙이는 반도체 로드맵 (2025 H2 기준)
| 영역 | 핵심 노드·제품 | 상용화 목표 | 왜 중요한가? |
| -------------- | --------------------------------------------------------------- | ---------------------------------------------------- | --------------------------------------------------------------------------------------- |
| **파운드리 Logic** | **SF2 / SF2P / SF2X** 2 nm GAA<br>(2026 H1 위험(risk)·2026 H2 양산) | 2026 | MBCFET + **BSPDN**(후면 전원배선)로 전력 30 %↓/성능 15 %↑ — 모바일·AI ASIC 동시 공략 ([anandtech.com][1]) |
| | **SF1.4** 1.4 nm(“1.4 nm-class”) | 2028–29 | 2 nm 개선판 완성 뒤 양산, TSMC 1.4 nm와 정면승부 ([trendforce.com][2]) |
| **메모리 DRAM** | **6세대(1b) 16 Gb DDR6/LPDDR6** | 2026 양산 | 고속(10 Gb/s↑)·저전력, AI 서버·모바일 모두 대응 ([koreaherald.com][3]) |
| | **HBM3E (12-Hi)** → **HBM4 (12/16-Hi)** | HBM3E: ‘25 H2<br>HBM4: ’26 시범 → ’27 대량 | AI GPU/LPU용 대역폭 1.5 TB/s급, 삼성·SK ‘HBM4 수율 전쟁’ 본격화 ([astutegroup.com][4]) |
| **CXL Memory** | **CMM-D (DATA) & CMM-B (BOX)** | 2025 말 OEM 시범 | 랙 단위 메모리 풀링·메모리당 연산(리소스 효율 최대 50 %↑) ([semiconductor.samsung.com][5]) |
| **패키징** | **I-Cube S / X-Cube**(Hybrid Copper Bonding) | 가동 중·연내 2.5D multi-HBM 버전 | 자체 로직+HBM 적층, AI ASIC·플래그십 모뎀에 시너지 ([semiconductor.samsung.com][6]) |
| **AI 가속기** | **Mach-1 (LPDDR)** → **Mach-2 (HBM4, 2 nm, 3 TB/s)** | Mach-1: 양산 ’25 H1<br>Mach-2: 테이프아웃 ’25 Q4, 양산 ’26 H2 | 트릴리언-파라미터 LLM 추론, 와트당 TOPS 2× H100 목표 ([tweaktown.com][7]) |
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#### 1. **2 nm MBCFET + BSPDN**
* 게이트올어라운드(GAA) 트랜지스터 위에 **전원을 칩 뒷면으로 분리**해 금속 배선 혼잡을 줄인 **Back-Side Power Delivery(BSPDN)** 을 2 nm부터 적용.
* 동일 전력 대비 성능 15 % 향상 또는 동일 클럭 전력 30 % 절감 예상. 2025 \~ 26 아이폰/갤럭시 AP·AI ASIC 수주가 관건. ([anandtech.com][1])
#### 2. **HBM4 & 6세대 DRAM**
* **HBM4** 12-Hi 스택(24 GB)부터 16-Hi(32 GB)로 확대, 대역폭 3 TB/s급 — AI GPU·Mach-2에 바로 투입. ([astutegroup.com][4])
* **1b-node DRAM** 은 EUV ‘NAA’ 공정으로 셀 축소 + 데이터 복구(Refresh) 주기 연장 → 서버 전력 15 %↓. ([koreaherald.com][3])
#### 3. **CXL 메모리 생태계**
* **CMM-B** 랙 박스가 E3.S CXL 모듈(최대 24 개) aggregator 역할 → CPU·GPU가 **필요한 순간만 대용량 메모리를 확장**; 대규모 LLM 추론 서버 당 TCO 20 % 절감 효과. ([semiconductor.samsung.com][5])
#### 4. **Advanced Packaging: I-Cube S & X-Cube**
* HBM4 + 2 nm logic을 **Hybrid Copper Bonding**(전면 Cu-to-Cu)으로 수 µm pitch에 결합 → 대역폭 5×↑, 전력 30 %↓.
* X-Cube는 **최대 12 logic stack** 지원, 고성능 컴퓨팅·국방용 FPGA까지 시장 확장. ([semiconductor.samsung.com][6])
#### 5. **Mach AI 가속기 패밀리**
* **Mach-1** (LPDDR) = 저전력·저가 추론 전용, 이미 네이버·카카오 팟에 시범 배치.
* **Mach-2** = HBM4 + 90 kW i-FCSG + UXL Foundation SDK, FP8 연산 200 TOPS 목표; 2026 하반기 상용화로 AMD MI400·NVIDIA Blackwell-Next와 3파전 예상. ([tweaktown.com][7])
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### 한 눈에 핵심
* **Logic** : 2 nm GAA + BSPDN → 1.4 nm ‘후면-전원’ 확장 (’28 이후)
* **Memory** : HBM4·1b DRAM으로 AI 대역폭·용량 격차 축소
* **Interface** : **CXL**로 CPU-GPU-메모리 풀링, 메모리 자원 재구성
* **Packaging** : I-Cube S / X-Cube로 로직-HBM 3D 적층 가속
* **Compute** : **Mach-2** AI ASIC — 삼성 반도체 포트폴리오에 ‘두뇌’ 추가
> **결론** : 삼성은 **“2 nm GAA × HBM4 × CXL × 3D 패키징”** 조합으로 **파운드리·메모리·AI 가속기**를 하나의 로드맵으로 묶어 2026\~2028년 **AI 컴퓨팅 전면전**에 대비하고 있습니다. 궁금한 세부 영역(예: BSPDN 설계 원리, CXL 서버 아키텍처, Mach-2 성능 예측 등)이 있으면 말씀해 주세요!
| 영역 | 핵심 노드·제품 | 상용화 목표 | 왜 중요한가? |
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| **파운드리 Logic** | **SF2 / SF2P / SF2X** 2 nm GAA<br>(2026 H1 위험(risk)·2026 H2 양산) | 2026 | MBCFET + **BSPDN**(후면 전원배선)로 전력 30 %↓/성능 15 %↑ — 모바일·AI ASIC 동시 공략 ([anandtech.com][1]) |
| | **SF1.4** 1.4 nm(“1.4 nm-class”) | 2028–29 | 2 nm 개선판 완성 뒤 양산, TSMC 1.4 nm와 정면승부 ([trendforce.com][2]) |
| **메모리 DRAM** | **6세대(1b) 16 Gb DDR6/LPDDR6** | 2026 양산 | 고속(10 Gb/s↑)·저전력, AI 서버·모바일 모두 대응 ([koreaherald.com][3]) |
| | **HBM3E (12-Hi)** → **HBM4 (12/16-Hi)** | HBM3E: ‘25 H2<br>HBM4: ’26 시범 → ’27 대량 | AI GPU/LPU용 대역폭 1.5 TB/s급, 삼성·SK ‘HBM4 수율 전쟁’ 본격화 ([astutegroup.com][4]) |
| **CXL Memory** | **CMM-D (DATA) & CMM-B (BOX)** | 2025 말 OEM 시범 | 랙 단위 메모리 풀링·메모리당 연산(리소스 효율 최대 50 %↑) ([semiconductor.samsung.com][5]) |
| **패키징** | **I-Cube S / X-Cube**(Hybrid Copper Bonding) | 가동 중·연내 2.5D multi-HBM 버전 | 자체 로직+HBM 적층, AI ASIC·플래그십 모뎀에 시너지 ([semiconductor.samsung.com][6]) |
| **AI 가속기** | **Mach-1 (LPDDR)** → **Mach-2 (HBM4, 2 nm, 3 TB/s)** | Mach-1: 양산 ’25 H1<br>Mach-2: 테이프아웃 ’25 Q4, 양산 ’26 H2 | 트릴리언-파라미터 LLM 추론, 와트당 TOPS 2× H100 목표 ([tweaktown.com][7]) |
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#### 1. **2 nm MBCFET + BSPDN**
* 게이트올어라운드(GAA) 트랜지스터 위에 **전원을 칩 뒷면으로 분리**해 금속 배선 혼잡을 줄인 **Back-Side Power Delivery(BSPDN)** 을 2 nm부터 적용.
* 동일 전력 대비 성능 15 % 향상 또는 동일 클럭 전력 30 % 절감 예상. 2025 \~ 26 아이폰/갤럭시 AP·AI ASIC 수주가 관건. ([anandtech.com][1])
#### 2. **HBM4 & 6세대 DRAM**
* **HBM4** 12-Hi 스택(24 GB)부터 16-Hi(32 GB)로 확대, 대역폭 3 TB/s급 — AI GPU·Mach-2에 바로 투입. ([astutegroup.com][4])
* **1b-node DRAM** 은 EUV ‘NAA’ 공정으로 셀 축소 + 데이터 복구(Refresh) 주기 연장 → 서버 전력 15 %↓. ([koreaherald.com][3])
#### 3. **CXL 메모리 생태계**
* **CMM-B** 랙 박스가 E3.S CXL 모듈(최대 24 개) aggregator 역할 → CPU·GPU가 **필요한 순간만 대용량 메모리를 확장**; 대규모 LLM 추론 서버 당 TCO 20 % 절감 효과. ([semiconductor.samsung.com][5])
#### 4. **Advanced Packaging: I-Cube S & X-Cube**
* HBM4 + 2 nm logic을 **Hybrid Copper Bonding**(전면 Cu-to-Cu)으로 수 µm pitch에 결합 → 대역폭 5×↑, 전력 30 %↓.
* X-Cube는 **최대 12 logic stack** 지원, 고성능 컴퓨팅·국방용 FPGA까지 시장 확장. ([semiconductor.samsung.com][6])
#### 5. **Mach AI 가속기 패밀리**
* **Mach-1** (LPDDR) = 저전력·저가 추론 전용, 이미 네이버·카카오 팟에 시범 배치.
* **Mach-2** = HBM4 + 90 kW i-FCSG + UXL Foundation SDK, FP8 연산 200 TOPS 목표; 2026 하반기 상용화로 AMD MI400·NVIDIA Blackwell-Next와 3파전 예상. ([tweaktown.com][7])
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### 한 눈에 핵심
* **Logic** : 2 nm GAA + BSPDN → 1.4 nm ‘후면-전원’ 확장 (’28 이후)
* **Memory** : HBM4·1b DRAM으로 AI 대역폭·용량 격차 축소
* **Interface** : **CXL**로 CPU-GPU-메모리 풀링, 메모리 자원 재구성
* **Packaging** : I-Cube S / X-Cube로 로직-HBM 3D 적층 가속
* **Compute** : **Mach-2** AI ASIC — 삼성 반도체 포트폴리오에 ‘두뇌’ 추가
> **결론** : 삼성은 **“2 nm GAA × HBM4 × CXL × 3D 패키징”** 조합으로 **파운드리·메모리·AI 가속기**를 하나의 로드맵으로 묶어 2026\~2028년 **AI 컴퓨팅 전면전**에 대비하고 있습니다. 궁금한 세부 영역(예: BSPDN 설계 원리, CXL 서버 아키텍처, Mach-2 성능 예측 등)이 있으면 말씀해 주세요!